ID Artikel: 000079642 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa tidak ada laporan waktu pemulihan dan penghapusan untuk desain antarmuka memori saya yang dibatasi dengan DTW (DDR Timing Wizard)?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Mungkin tidak ada laporan pemulihan dan penghapusan untuk desain seperti itu jika Anda belum memotong jalur pembukaan di desain.

Untuk melihat apakah ini mungkin masalahnya, periksa terlebih dahulu apakah jalur postamble dipotong menggunakan salah satu metode berikut:

  • Untuk Classic Timing Analyzer, buka Editor Penugasan di perangkat lunak Quartus® II dan pastikan bahwa node yang berakhirannya dengan |dqs_io~regout kolom Dari memiliki penetapan Cut Timing Path yang diatur ke Aktif. Harus ada satu tugas untuk setiap grup DQS.
  • Untuk TimeQuest Timing Analyzer, gunakan tugas Laporkan SDC dan periksa laporan Jalur Palsu .

Perhatikan bahwa nama node mungkin berbeda tergantung pada nama yang Anda gunakan untuk kontroler. Contoh nama lengkap node adalah sebagai berikut: my_core:my_core_ddr_sdram| my_core_auk_ddr_sdram:my_core_auk_ddr_sdram_inst|my_core_auk_ddr_datapath:ddr_io| my_core_auk_ddr_dqs_group:\g_datapath:1:g_ddr_io|dqs_io~regout

my_core adalah nama variasi kontroler, dan "g_datapath:0" menunjukkan penomor grup DQS.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.