ID Artikel: 000079646 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 23/12/2014

Apakah clock referensi transiver perlu stabil sebelum kalibrasi ATX PLL dilakukan pada perangkat Stratix V GX/T dan Arria V GZ?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Ya, clock referensi harus stabil sebelum kalibrasi ATX PLL dilakukan pada Stratix® V GX/T dan Arria® Perangkat V GZ. Kalibrasi ATX PLL dilakukan secara otomatis setelah konfigurasi perangkat.
Resolusi

Jika clock referensi transiver tidak stabil selama kalibrasi ATX PLL, kalibrasi mungkin gagal. Untuk memulai ulang kalibrasi ATX PLL secara manual, Anda harus menggunakan ruang register Avalon Memory Mapped dalam Transceiver Reconfiguration Controller.

Lihat bagian kalibrasi ATX PLL dari Panduan Pengguna IP Transceiver PHY untuk detail lebih lanjut tentang register ini.

Artikel terkait

Produk Terkait

Artikel ini berlaku untuk 5 produk

Stratix® V FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Arria® V GZ FPGA
Stratix® V GX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.