Anda akan melihat pesan galat ini jika pin lain dengan standar I/O 3.0V atau 3.3V ditetapkan di samping lokasi pin DCLK di perangkat Cyclone® III dan Cyclone® IV E dalam paket QFP dan Cyclone® perangkat IV GX dalam paket QFN.
Hal ini membatasi jarak input dan output standar I/O tertentu ke pin DCLK pada paket QFP (Cyclone® III dan Cyclone® IV E) dan QFN (Cyclone® IV GX). Misalnya, jika I/O menggunakan standar I/O 3.0V atau 3.3V, satu pad pemisahan antara I/O dan DCLK untuk paket QFP dan QFN harus dipisahkan. Jadi Anda harus berhati-hati untuk tidak menetapkan pin apa pun dengan standar 3.0V atau 3.3V I/O ke lokasi pin DCLK. Standar I/O 2,5V diizinkan untuk berdekatan dengan pin DCLK.
Pembatasan penempatan I/O ini meminimalkan kopel suara dari I/Os tetangga hingga pin DCLK. Oleh karena itu, perangkat lunak Quartus® II memeriksa pembatasan ini.
Jika pin masalah memiliki laju toggle yang sangat rendah (misalnya, reset pin), Anda dapat menerapkan I/O MAX PENETAPAN TOGGLE RATE 0MHz pada pin satu ujung tersebut untuk memintas pesan galat ini.
Tidak disarankan untuk menerapkan I/O MAX pengaturan TOGGLE RATE 0MHz ke pin switching aktif apa pun. Aturan penempatan pin dalam perangkat lunak Quartus® II ditegakkan untuk memastikan sinyal berisik tidak merusak sinyal tetangga. Jika Anda menggunakan pengaturan I/O MAX TOGGLE RATE pada mengalihkan pin untuk melewati aturan penempatan ini, desain Anda mungkin tidak berfungsi seperti yang dituju.