ID Artikel: 000079654 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 17/10/2013

Mengapa penundaan kadang-kadang terjadi ketika mengakses memori DDR3?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Dalam perangkat lunak Quartus® II versi 12.1, ketika konfigurasi IP UniPHY DDR3 adalah untuk antarmuka peringkat tunggal dan memenuhi persyaratan ini, pelacakan DQS diaktifkan:

    Intel® Stratix® V, Arria® V GZ.   Frekuensi clock memori >= 750 MHz

    Arria® V (GX, GT, SX, ST): Frekuensi clock memori >= 534 MHz.  Untuk perangkat kelas kecepatan -5 saat frekuensi clock memori >= 450 MHz.

     

    Selama pelacakan DQS, aplikasi pengguna akan melihat penundaan dalam mendapatkan akses memori DDR3.

    Ada dua jenis penundaan yang berbeda:

    1) Sampel pelacakan DQS terjadi setelah setiap siklus penyegaran memori dan pembacaan memori. Untuk antarmuka kuartal, biasanya diperlukan sekitar 800ns.
    2) Pembaruan pelacakan DQS: Setelah sampel pelacakan DQS yang memadai telah terakumulasi, pembaruan ke pengaturan penundaan I/O jalur data DDR3 terjadi, yang mengakibatkan penundaan lebih lama. Pembaruan pelacakan DQS memerlukan setidaknya 4us dan meningkat dengan jumlah grup DQS di antarmukanya.

    Jika keterlambatan ini tidak memengaruhi aplikasi Anda, Anda tidak perlu mengubah apa pun.
    Jika keterlambatan ini memengaruhi aplikasi Anda, Anda dapat menggunakan solusi di bawah ini.

    Resolusi

    1) Edit file IP DDR3 tingkat atas di bagian // Retrieval info: parameter dan atur kedua parameter ini seperti yang ditunjukkan di bawah ini:-

    nama generik="FORCE_DQS_TRACKING" value="DISABLED"
    nama generik="ENABLE_EXTRA_REPORTING" value="true" (Hanya ubah parameter ini jika IP dihasilkan dalam Quartus® II 12.1.  Jika dihasilkan dalam perangkat lunak Quartus® II versi 12.1SP1 atau yang lebih baru, pengaturan waktu postamble dilaporkan secara bawaan)

    2) Regenerasi IP.

    3) Kompilasi proyek.

    4) Amati Timequest Report DDR.

    Ada margin waktu tambahan yang ditunjukkan, termasuk pembukaan pos. Pelacakan DQS hanya memengaruhi waktu pasca-pembukaan.

    Jika pengaturan waktu pascaamble memiliki margin positif di semua kasus model timing Timequest (lambat dan cepat pada batas suhu), kode IP yang dihasilkan dengan pelacakan DQS dinonaktifkan dapat digunakan dalam proyek Anda.

    Jika ada margin waktu TimeQuest Report DDR lainnya yang menunjukkan margin negatif, ini adalah masalah lain untuk diatasi.

    Jika pengaturan waktu pascaamble menunjukkan margin negatif, hubungi Altera.

    Produk Terkait

    Artikel ini berlaku untuk 9 produk

    Arria® V GT FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA
    Arria® V GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.