ID Artikel: 000079714 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Kompiler Quartus® II gagal untuk desain Stratix® II GX dengan transiver yang dikonfigurasi dalam konfigurasi terikat x4 (PCI Express (PIPE) x4, XAUI dan Dasar x4) dan terikat x8 (PCI Express (PIPE) x8) tergantung pada penempatan saluran.

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Perangkat lunak Quartus® II memerlukan penempatan saluran khusus untuk konfigurasi saluran terikat berikut agar berhasil menyusun desain.

1) x4 Konfigurasi Saluran Berikat:

Dalam mode PCI Express (PIPE) x4 dan XAUI, saluran pemancar dan penerima diikat. Dalam mode Dasar x4, hanya saluran pemancar yang terikat.

a) Untuk implementasi PCI Express (PIPE) x4 atau XAUI, Anda harus menghubungkan saluran logis yang ALT2GXB ke saluran fisik sebagai berikut:

  • Saluran Logis 0 (tx_dataout[0]/rx_datain[0]) -> Saluran Fisik 0 di Blok Transceiver
  • Saluran Logis 1 (tx_dataout[1]/rx_datain[1]) -> Saluran Fisik 1 di Blok Transceiver
  • Saluran Logis 2 (tx_dataout[2]/rx_datain[2]) -> Saluran Fisik 2 di blok transceiver
  • Saluran Logis 3 (tx_dataout[3]/rx_datain[3]) -> Saluran Fisik 3 di blok transceiver

b) Untuk implementasi x4 Dasar, Anda harus menghubungkan saluran logis ALT2GXB ke saluran fisik sebagai berikut:

  • Saluran logis 0 (tx_dataout[0]) -> Saluran fisik 0 di blok transceiver
  • Saluran Logis 1 (tx_dataout[1]) -> Saluran Fisik 1 di Blok Transceiver
  • Saluran Logis 2 (tx_dataout[2]) -> Saluran Fisik 2 di blok transceiver
  • Saluran Logis 3 (tx_dataout[3]) -> Saluran Fisik 3 di Blok Transceiver

Perangkat lunak Quartus® II menghasilkan kesalahan kompilasi ketika saluran logis tidak terhubung ke saluran fisik seperti yang direkomendasikan di atas.

Untuk konfigurasi terikat x4, Altera merekomendasikan untuk menghubungkan saluran fisik 0, 1, 2, dan 3 di blok Transceiver ke masing-masing Jalur konektor 0, 1, 2, dan 3.

2) x8 Konfigurasi Saluran Berikat:

Untuk implementasi PCI Express (PIPE) x8, Anda harus menghubungkan saluran logis yang ALT2GXB ke saluran fisik sebagai berikut:

  • Saluran Logis 0 (tx_dataout[0]/rx_datain[0]) -> Saluran Fisik 0 di Blok Transceiver Master
  • Saluran Logis 1 (tx_dataout[1]/rx_datain[1]) -> Saluran Fisik 1 di Blok Transceiver Master
  • Saluran Logis 2 (tx_dataout[2]/rx_datain[2]) -> Saluran Fisik 2 di Blok Transceiver Master
  • Saluran Logis 3 (tx_dataout[3]/rx_datain[3]) -> Saluran Fisik 3 di Blok Transceiver Master
  • Saluran Logis 4 (tx_dataout[4]/rx_datain[4]) -> Saluran Fisik 0 di blok transceiver slave
  • Saluran Logis 5 (tx_dataout[5]/rx_datain[5]) -> Saluran Fisik 1 di blok transceiver slave
  • Saluran Logis 6 (tx_dataout[6]/rx_datain[6]) -> Saluran Fisik 2 di blok transceiver slave
  • Saluran Logis 7 (tx_dataout[7]/rx_datain[7]) -> Saluran Fisik 3 di blok transceiver slave

Resolusi

Perangkat lunak Quartus® II menghasilkan kesalahan kompilasi ketika saluran logis tidak terhubung ke saluran fisik seperti yang direkomendasikan di atas.

Untuk tautan PCI Express x8, Altera menyarankan untuk menghubungkan saluran fisik 0, 1, 2, 3, 4, 5, 6, dan 7 di blok transiver ke konektor tepi PCI Express Jalur 0, 1, 2, 3, 4, 5, 6, dan 7, masing-masing.

Untuk saluran fisik legal ke pemetaan jalur PCI Express x8 di semua perangkat Stratix II GX lainnya, lihat bagian "Distribusi Jam Transiver" di bab "Ikhtisar Arsitektur Transceiver Stratix II GX" dalam volume 2 Buku Panduan Perangkat Stratix II GX.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.