ID Artikel: 000079760 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/03/2013

Mengapa konten susunan VHDL saya dibalik konstan?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam versi perangkat lunak Quartus® II, Anda mungkin melihat konten konstanta Rangkaian VHDL Anda terbalik ketika Anda menginisialisasi konstanta dalam badan paket.

Resolusi

Untuk mengatasi masalah ini, awali konstanta dalam deklarasi paket alih-alih dalam isi paket.

Contoh berikut menunjukkan konstanta yang diinisialisasi dalam deklarasi paket.

package example is

  constant example_constant_package_declaration : integer_vector(11 downto 0) := (11,10,9,8,7,6,5,4,3,2,1,0);

end package example;

Contoh berikut menunjukkan konstanta yang diinisialisasi dalam isi paket.

package body example is

  constant example_constant_package_body : integer_vector(11 downto 0) := (11,10,9,8,7,6,5,4,3,2,1,0);

end package body example;

Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus II versi 12.1.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Perangkat yang Dapat Diprogram Intel®

1

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.