ID Artikel: 000079768 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/02/2014

ECC SDRAM Dinonaktifkan pada Preloader

Lingkungan

  • Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Qsys tidak dapat menghasilkan antarmuka DDR dalam komponen HPS dengan ECC diaktifkan. Jika Anda mencoba menentukan antarmuka tersebut, hasilnya adalah antarmuka tanpa ECC. Tergantung pada lebar antarmuka yang ditentukan, lebar antarmuka yang dihasilkan adalah sebagai berikut:

    Lebar yang ditentukanLebar hasil
    2416
    4032
    Resolusi

    Tingkatkan ke Altera Complete Design Suite v13.0 SP1 atau yang lebih baru.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Cyclone® V FPGAs and SoC FPGAs

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.