Bagaimana cara mensimulasikan desain V Stratix dalam VHDL menggunakan perangkat lunak ModelSim-Altera Starter Edition?

Karena masalah dalam ModelSim-Altera Starter Edition versi 6.6c dan 6.6d, desain dalam VHDL yang menargetkan perangkat Stratix® V tidak dapat disimulasikan. Masalah ini tidak memengaruhi perangkat lunak ModelSim-Altera Edition. Versi ModelSim-Altera Starter Edition ini disediakan dengan Altera Complete Design Suite versi 10.1 dan 11.0.

Karena masalah ini, Anda mungkin melihat galat seperti berikut:

# ALTERA version supports only a single HDL
# ** Fatal: (vsim-3612) Instantiation of 'stratixv_ds_coef_sel' failed. Unable to check out Verilog simulation license.

Untuk mengatasi masalah ini, gunakan salah satu opsi berikut:

• Simulasi penargetan desain Anda Stratix perangkat V menggunakan Verilog HDL.
• Simulasi penargetan desain Anda Stratix perangkat V menggunakan perangkat lunak ModelSim-Altera Edition.

Masalah ini telah diperbaiki berawal dari perangkat lunak ModelSim-Altera Starter Edition versi 10.0c yang disertakan bersama Altera Complete Design Suite versi 11.1.