ID Artikel: 000079812 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/11/2011

Reset Synchronizer untuk Antarmuka Memori Eksternal UniPHY Dapat Menyebabkan Timing Gagal Desain saat dihasilkan di SOPC Builder atau Qsys

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Sistem yang dihasilkan dengan SOPC Builder atau Qsys mungkin gagal mengatur waktu penutupan karena jalur yang menyertakan sinkronisasi reset.

Resolusi

Solusi untuk masalah ini adalah untuk menerapkan batasan berikut di TimeQuest Timing Analyzer:Untuk SOPC Builder:

set_false_path -from {dut_sopc_top_reset_clk_0_domain_synch_module: dut_sopc_top_reset_clk_0_domain_synch*}

Untuk Qsys:

set_false_path -from *:rst_controller*|*:alt_rst_sync_uq1| altera_reset_synchronizer_int_chain[*] -to *:controller_phy_inst| *:memphy_top_inst|*:umemphy|*:ureset|*:ureset_*_clk|reset_reg[*].

Produk Terkait

Artikel ini berlaku untuk 1 produk

Perangkat yang Dapat Diprogram Intel®

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.