ID Artikel: 000079826 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa pin mem_dm tidak dibatasi dalam desain III DDR2 UniPHY Stratix saya di versi 11.1?

Lingkungan

  • Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Stratix® III DDR2 UniPHY menggunakan model waktu makro untuk pin DQ dan DM sehingga tidak ada batasan penundaan output yang diperlukan untuk pin tersebut. Karena pin ini tidak dibatasi, jalur ke keluaran ini harus dipotong dalam file SDC. Megawizard secara otomatis menambahkan penetapan jalur potong di SDC untuk pin DQ tetapi tidak menambahkannya untuk pin DM yang mengarah ke pesan jalur yang tidak dibatasi. 
    Resolusi Jika Anda tidak ingin pin DM muncul sebagai tidak dibatasi, Anda dapat menambahkan jalur potong ke file SDC seperti pin DQ. Apakah Anda melakukan ini atau tidak memiliki dampak pada implementasi aktual dari desain.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® III FPGAs

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.