ID Artikel: 000079862 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 17/06/2014

Apakah ada kekhawatiran tentang waktu DDR menggunakan Altera IP EMIF (External Memory Interface) jika desain saya gagal dalam pengujian kepatuhan DCD (Duty Cycle Distortion)?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Jika desain Anda gagal dalam pengujian kepatuhan DCD, fungsionalitas sistem masih dapat dijamin melalui PVT (Proses, Tegangan, dan Suhu) jika berikut ini benar:

Semua parameter waktu memori diatur dengan benar di EMIF IP GUI (Graphical User Interface), menurut tingkat kecepatan memori dan lihat lembar data vendor memori

Semua efek tingkat board dimasukkan dengan benar di bawah tab Pengaturan Board. Anda harus menggunakan HyperLynx atau simulator serupa untuk mendapatkan nilai-nilai ini yang merupakan perwakilan dari board Anda.

Analisis waktu EMIF dalam desain Anda memiliki margin positif dari Analisis Timing TimeQuest

  • Altera analisis waktu antarmuka memori eksternal perangkat lunak Quartus® II adalah analisis tingkat sistem lengkap termasuk efek PCB seperti ISI, SSI, FPGA efek seperti pemodelan rise/fall pada DQ/DQS/CK serta DCD, dan efek perangkat memori seperti tDQSQ, tQH, tDS, tDH, tDH, tIH, tDQSCK, kalibrasi memori.
Resolusi

 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Perangkat yang Dapat Diprogram Intel®

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.