ID Artikel: 000079939 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 25/03/2013

Galat Internal: Sub-sistem: ASMPLL, File: /quartus/comp/asmpll/asmpll_28nm.cpp, Baris: 231

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II versi 12.0, Anda mungkin melihat galat ini jika kode HDL Anda menerapkan PLL dalam mode normal atau sinkron sumber dan mendorong keluaran clock eksternal. Masalah ini memengaruhi penargetan desain perangkat Stratix® V, Arria® V, dan Cyclone® V.

    Resolusi

    Untuk mengatasi masalah ini, jangan gunakan mode normal atau sinkron sumber dan keluaran clock eksternal secara bersamaan.

    Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus II versi 12.0 SP1.

    Produk Terkait

    Artikel ini berlaku untuk 14 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.