Karena masalah dalam perangkat lunak Quartus® II versi 12.0, Anda mungkin melihat galat ini jika kode HDL Anda menerapkan PLL dalam mode normal atau sinkron sumber dan mendorong keluaran clock eksternal. Masalah ini memengaruhi penargetan desain perangkat Stratix® V, Arria® V, dan Cyclone® V.
Untuk mengatasi masalah ini, jangan gunakan mode normal atau sinkron sumber dan keluaran clock eksternal secara bersamaan.
Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus II versi 12.0 SP1.