ID Artikel: 000079941 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/08/2012

tabel pin-out Stratix V: Masalah yang Diketahui

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Masalah 63753:  Tabel pin out untuk semua perangkat Stratix V tanggal Juli 2012 dan sebelumnya

File pin out tidak menunjukkan bahwa DCLK dapat digunakan sebagai I/O pengguna setelah konfigurasi ketika mode konfigurasi adalah mode Aktif.  DCLK dapat digunakan sebagai pin I/O reguler setelah konfigurasi saat mode konfigurasi adalah mode Aktif

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® V GS FPGA
Stratix® V E FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.