ID Artikel: 000079968 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 08/09/2014

Dalam kondisi apa PHY Latensi Deterministik gagal mencapai rx_syncstatus saat menerapkan protokol OBSAI di perangkat Cyclone V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Saat menerapkan protokol OBSAI menggunakan Deterministic Latency PHY pada perangkat Cyclone® V, Anda mungkin gagal mencapai rx_syncstatus ketika pola IDLE, IDLE_ACK, dan IDLE_REQ dikirim selama proses link up. Anda dapat mencapai sinkronisasi dengan mengambil kembali rx_patternalign atau menegaskan rx_digitalreset.

Ini berlaku untuk PHY Latensi Deterministik dengan konfigurasi berikut.

  • Kecepatan Data: 3,072 Gbps
  • Lebar Data PMA-PCS: 20-bit

Artikel terkait

Produk Terkait

Artikel ini berlaku untuk 4 produk

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V ST SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.