ID Artikel: 000080016 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apakah saya memiliki akses ke lokasi memori yang digunakan untuk menyimpan pola data tulis yang digunakan dalam kalibrasi untuk DDR, DDR2, DDR3 High performance Controller atau Altmemphy dalam mode pengguna?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Memori bank 0, baris 0, dan kolom alamat 0 hingga 55 menyimpan data kalibrasi. Anda memiliki akses ke lokasi memori ini dalam mode pengguna.

Jika Anda mengatur ulang pengontrol, proses kalibrasi dimulai kembali dan Anda akan kehilangan data di lokasi memori yang disebutkan di atas karena data kalibrasi akan kembali ditulis.

Produk Terkait

Artikel ini berlaku untuk 8 produk

Cyclone® III FPGA
Arria® GX FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Stratix® IV GX FPGA
Stratix® III FPGA
Arria® II GX FPGA
Stratix® IV E FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.