Masalah Kritis
Modul pemulihan clock piksel yang digunakan dalam DisplayPort Intel® FPGA IP desain pass-through gagal memulihkan clock piksel resolusi tertentu dan fPLL akan kehilangan kunci. Hal ini disebabkan oleh:
1. Resolusi yang gagal menghasilkan nilai Mvid yang merupakan submultiple integer Nvid. Misalnya:
Bitrate = 270 MHz (HBR)
Clk Piksel yang Diharapkan= 135 MHz
Mvid= \'h4000
Nvid= \'h8000
ATAU
Bitrate = 540 MHz (HBR2)
Clk Piksel yang Diharapkan= 539,98 MHz
Mvid= \'h7FFF (dekat Nvid)
Nvid= \'h8000
2. Nilai fraksional PLL MFRAC berada di luar rentang yang disarankan yang perlu berada di antara rentang 0,05 dan 0,95. Perlu diperhatikan bahwa nilai MFRAC berasal dari nilai K-counter. Lihat AN661: Menerapkan Rekonfigurasi PLL Fraksional dengan Altera PLL dan Altera PLL Reconfig IP Core untuk informasi lebih lanjut.
Opsi 1:
Hindari menggunakan frekuensi clock piksel yang menghasilkan nilai Mvid dengan submultiple integer(atau mendekati) nilai Nvid, dan nilai MFRAC yang berada di luar rentang yang disarankan. Untuk mengidentifikasi nilai MFRAC:
1. SignalTap nilai penghitung K.
Lokasi K-counter: bitec_clkrec:bitec_clkrec_i|bitec_fpll_cntrl:bitec_fpll_cntrl_i|bitec_fpll_reconf:vseries_reconfig.clkrec_pll_reconf_i|altera_pll_reconfig_top:bitec_fpll_reconf_inst|altera_pll_reconfig_core:NM28_reconfig.reconfig_core.altera_pll_reconfig_core_inst0|usr_k_value[31..0]
2. Hitung nilai MFRAC.
MFRAC = K(dalam desimal)/2^32 (dalam desimal adalah 4.294.967.296).
Opsi 2:
Migrasikan desain Anda ke Intel® Stratix® 10 perangkat, Intel® Arria® perangkat 10, atau perangkat Intel® Cyclone® 10 GX dari perangkat Arria® V, perangkat Cyclone® V, desain perangkat V Stratix®.