ID Artikel: 000080126 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 02/04/2014

Mengapa IP Keras Stratix® V saya untuk PCI Express dalam konfigurasi Gen3 gagal terhubung ke L0 setelah mengaktifkan pin PERST dalam simulasi?

Lingkungan

  • PCI Express*
  • Simulasi
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat mensimulasikan Hard IP Stratix® V dan Arria® V GZ untuk PCI Express® sebagai Titik Akhir, PCIe Hard IP dapat macet di Speed. Pemulihan jika Hard IP diatur ulang setelah terhubung ke Gen3 L0. Ini adalah masalah yang diketahui dalam model simulasi dan tidak berdampak pada perangkat keras.

    Resolusi

    Masalah ini akan diperbaiki dalam rilis perangkat lunak Quartus® II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Arria® V GZ FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.