Mengapa sinyal DQ baca Stratix saya terjebak pada pergeseran fase yang salah?

Deskripsi Saat menggunakan sinyal DQS di perangkat Stratix, Anda perlu memastikan bahwa clock referensi DLL ke FPGA selalu valid setelah konfigurasi. Ini berarti bahwa clock referensi DLL perlu memenuhi spesifikasi VIH dan VIL dari standar IO. Jika clock referensi DLL tidak memenuhi tingkat tegangan yang ditentukan, fase inisialisasi DLL mungkin rusak sehingga menghasilkan nilai peralihan fase yang salah. Meskipun DLL melakukan kalibrasi mandiri, jika nilai dasar kontra rusak selama inisialisasi, offset untuk pergeseran fase akan salah dan tidak dapat diperbarui kecuali Anda mendukung siklus daya perangkat.

Saat debugging masalah ini, periksa terlebih dahulu pemberhentian pada clock referensi DLL. Pull-up ke VTT dapat mengizinkan sinyal clock referensi DLL Anda untuk pergi ke keadaan yang tidak ditentukan ketika tidak ada yang mendorong jalur.