ID Artikel: 000080226 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 03/02/2013

Galat: Batasan DLL ilegal ke wilayah (X, Y) ke (X, Y): tidak ada lokasi yang valid di wilayah

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin mengalami kesalahan yang lebih bugar saat mengkompirasi kontroler memori berbasis UniPHY di Quartus® II versi 12.1. Galat terjadi karena tidak ada sumber daya perutean clock khusus di antara kedua PLL.

     

    Resolusi

    Solusinya adalah memasukkan clock buffer (altclkctrl) antara input pll_ref_clk dan PLL.

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Cyclone® V GX FPGA
    Arria® V GT FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Stratix® V GX FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Arria® V GX FPGA
    Cyclone® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Cyclone® V E FPGA
    Arria® V GZ FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.