ID Artikel: 000080247 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 10/02/2016

Seberapa tepat frekuensi clock output yang dihasilkan oleh megafungsi Altera_PLL?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Megafungsi Altera_PLL akan menampilkan salah satu dari dua pesan mengenai kemampuannya untuk menyediakan frekuensi clock output yang diinginkan. Jika frekuensi clock output aktual berada dalam 0,5 Hz dari frekuensi clock output yang diminta, jendela pesan akan menampilkan hal berikut:

"Info: fpll: Mampu mengimplementasikan PLL dengan pengaturan pengguna"

Jika frekuensi clock output aktual lebih besar dari 0,5 Hz dari frekuensi clock output yang diminta, pesan berikut akan ditampilkan:

"Peringatan: fpll: Mampu menerapkan PLL - Pengaturan aktual berbeda dari Pengaturan yang diminta"

Resolusi

Untuk menentukan frekuensi clock output aktual untuk PLL yang beroperasi dalam mode integer, Anda dapat menggunakan persamaan yang ditunjukkan dalam Phase-Locked Loop Basics, PLL.

Untuk menentukan frekuensi clock output aktual untuk PLL yang beroperasi dalam mode fraksional, Anda dapat merujuk ke solusi terkait di bawah ini.

Produk Terkait

Artikel ini berlaku untuk 15 produk

Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.