ID Artikel: 000080254 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 23/11/2011

Pesan Peringatan Terkait Waktu untuk DDR2 dan DDR3 SDRAM Controller dengan UniPHY Saat Membagikan PLL pada Perangkat Stratix V

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Saat instantiating desain dalam mode slave PLL/DLL pada Stratix Perangkat V, TimeQuest Timing Analyzer dapat menampilkan pesan peringatan mirip dengan berikut:

    Warning: Ignored filter at slave_report_timing_core.tcl(176): slave_inst0|controller_phy_inst|memphy_top_inst|umemphy|uio_pads| dq_ddio[1].ubidir_dq_dqs|altdq_dqs2_inst|thechain|clkin could not be matched with a keeper or register or port or pin or cell or net Warning: Command get_path failed
    Resolusi

    Masalah ini tidak memiliki solusi. Pesan peringatan dapat berupa diabaikan dengan aman; namun, jangan mengandalkan akurasi dari hasil analisis waktu.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.