Deskripsi
Saat menggunakan opsi External PLL dalam megafungsi altlvds pada perangkat Stratix® III, Anda dapat menggunakan pengaturan PLL kiri/kanan sebagai PLL reguler dan menghubungkan PLL ke megafungsi altlvds.
Detail pengaturan PLL adalah sebagai berikut:
- Pengaturan parameter:
- Pilih jenis PLL kiri/kanan
- Pilih jalur umpan balik di dalam PLL dalam mode kompensasi sinkron sumber
- Clk0: Clock serial berkecepatan tinggi yang terhubung ke port rx_inclock atau tx_inclock dari megafungsi altlvds
- Frekuensi output: Kecepatan data
- Shift fase: -180 derajat
- Siklus tugas: 50%
- Clk1: Sinyal load-enable yang terhubung ke port input rx_enable atau tx_enable dari megafungsi altlvds
- Frekuensi output: Faktor laju data/deserialisasi
- Pergeseran fase: [(faktor deserialisasi – 2)/faktor deserialisasi] * 360 derajat
- Siklus tugas: (faktor 100/deserialisasi)%
- Clk2: Clock register sinkronisasi
- Frekuensi output: Faktor laju data/deserialisasi
- Shift fase: (-180/faktor deserialisasi) derajat
- Siklus tugas: 50%
- Jika penyelarasan fase dinamis (DPA) digunakan untuk penerima:
- Lihat Laporan Resmi Sirkuit DPA dan Perilaku Sinyal rx_dpa_locked di Perangkat Stratix III (PDF)
- Untuk perangkat lunak Quartus® II 8.0 atau yang lebih baru, pilih clock DPA pada megafungsi altpll. Centang "Gunakan pengaturan clock ini untuk clock DPA" di tab pengaturan "Output Clocks". Pengaturan ini harus diterapkan pada clock output yang digunakan sebagai clock serial (cepat) berkecepatan tinggi. (Lihat catatan 1)
- Perangkat lunak Quartus II 7.2 SP3 dan sebelumnya tidak memiliki kotak centang "Gunakan pengaturan clock ini untuk clock DPA" di megafungsi altpll. Atur hal berikut dalam berkas wrapper yang dihasilkan untuk megafungsi altpll:
dpa_multiply_by dan dpa_divide_by = faktor perkalian/pembagian yang sama dengan Clk0 (misal, frekuensi clock DPA sama dengan kecepatan data). - Buka berkas VHDL atau Verilog dari megafungsi altpll.
Saat Anda menggunakan HDL Verilog, misalnya, tambahkan 2 baris berikut di bagian defparam. (Nilai bergantung pada pengaturan altpll/altlvds)
altpll_component.dpa_multiply_by = ,
altpll_component.dpa_divide_by = , - Pengaturan ini berfungsi untuk semua faktor deserialisasi dan laju data yang tersedia pada megafungsi altlvds.
- Penundaan dari input data dan output LVDS mungkin berbeda antara altlvd menggunakan PLL eksternal dan altlvd dengan PLL internal.
Catatan 1: Jika Anda tidak menggunakan pengaturan ini, peringatan pas berikut dapat terjadi: Clock DPA penerima SERDES atom "rx_0" didorong oleh PLL "PLL_NAME" dengan parameter dpa_multiply_by dan dpa_divide_by yang tidak ditentukan.
Kesalahan yang lebih bugar berikut juga dapat terjadi:
Galat: Clock lvds dan frekuensi clock DPA dari atom penerima SERDES "rx_0" harus sama