ID Artikel: 000080293 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa sinyal konfigurasi ulang PLL beralih setelah local_init_done meningkat dalam simulasi kontroler performa tinggi DDR/DDR2?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

PLL akan mengonfigurasi ulang setelah memasuki mode pengguna yang ditunjukkan oleh sinyal local_init_done karena urutan kalibrasi jalur mimik dari inti berjalan setelah masuk ke mode pengguna untuk memperhitungkan perubahan tegangan dan suhu.

Jalur mimic akan mengkalibrasi ulang setiap 200 mdtk, atau jika tegangan dan suhu bervariasi selama mode pengguna.

Lihat bagian "Jalur Mimik" dari antarmuka Megafungsi Antarmuka DDR PHY Eksternal (Altmemphy) ( PDF) untuk detail lebih lanjut.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Stratix® III FPGA
Stratix® II FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.