ID Artikel: 000080313 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/10/2012

Mengapa saya tidak dapat menempatkan lebih dari dua antarmuka ALTLVDS independen dalam satu sub-bank I/O di perangkat Intel® Arria® V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Intel® Arria® perangkat V mendukung hingga dua antarmuka ALTLVDS independen di setiap sub-bank. Jadi, misalnya, Anda dapat menempatkan dua antarmuka ALTLVDS di bank 8A yang didorong oleh dua PLL yang berbeda, asalkan saluran LVDS tidak terjalin.

Jika Anda melanggar batasan ini, Anda akan menerima pesan galat selama kompilasi proyek.

Resolusi

Kondisi ini tercantum dalam bagian "Arria® V Device Handbook Volume 1: Antarmuka dan Integrasi Perangkat", "True LVDS Buffer in Arria® V Devices".

Produk Terkait

Artikel ini berlaku untuk 5 produk

Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Arria® V GT FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.