ID Artikel: 000080329 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 07/11/2014

Galat (21180): Tidak dapat menemukan pengaturan hukum untuk node PLL "interlaken_inst|sv_pma:inst_sv_pma|sv_rx_pma:rx_pma.sv_rx_pma_inst|rx_pmas[0].rx_pma.rx_cdr" dengan frekuensi clock referensi "500.0 MHz" dan frekuensi clock output "6250...

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Serial Lite III Streaming Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena bug dalam perangkat lunak Quartus® II versi 14.0, Anda mungkin melihat galat Fitter di atas saat mengompilasi IP Seriallite III untuk perangkat Stratix® V menggunakan kecepatan data 12,5 Gbps dan frekuensi clock referensi transiver 500 MHz.

    Resolusi

    Anda dapat mengekstrak parameter berikut dari file RTL tingkat atas 13.1.4 Seriallite III IP, kemudian mentransfernya ke versi IP Seriallite III 14.0.
                                                                           
    reference_clock_frequency => "312,500000 MHz",
    pll_ref_freq => "500,0 MHz",
    data_rate => "12500.00000 Mbps"

    Kecepatan data lainnya dan kombinasi frekuensi transiver REFCLK untuk IP Seriallite III juga dapat menghasilkan kesalahan Yang Lebih Bugar di atas.  Solusi yang sama dapat diterapkan dengan mengekstrak parameter dari versi 13.1.4 dan mentransfernya ke versi IP 14.0 Seriallite III.
                                                                           
    Masalah ini telah diperbaiki pada perangkat lunak Quartus II 14.1 dan seterusnya®.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.