Ya, ada masalah dengan berbagi OCT antara MASTER dan slave UNIPHY based controller IP untuk Stratix® V RLDRAMII dan QDRII dalam perangkat lunak Quartus® II versi 11.0 dan 11.0SP1.
Untuk membagikan OCT antara master dan kontroler berbasis Slave UniPHY, Anda harus secara manual membuat penugasan "Termination Control Block" ke pin antarmuka slave dengan tugas Terminasi On Chip yang dikalibrasi mengaitkannya dengan blok OCT master.
Untuk membuat penugasan:
1.Buka editor penugasan dalam perangkat lunak Quartus II.
2.Tambahkan semua sinyal slave menggunakan penghentian output dan input dengan kalibrasi.
3.Pilih Nama Penugasan sebagai "Termination Control Block" dan untuk tab Value, temukan modul Termination Control Block pada modul master. Temukan nama instans sebagai *uoct_control|sd1a_0* dari node finder.
Masalah ini akan diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.