ID Artikel: 000080367 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 24/06/2019

Mengapa saya mendapatkan kesalahan "Tidak diketahui uid = xhip_block_1_1" ketika menjalankan skrip a10_disableiei.tcl untuk menonaktifkan inferensi siaga listrik untuk desain Papan Dasar Kepatuhan (CBB) PCI-SIG 10 Intel® Cyclone®Intel® Arri...

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Intel® Arria® 10 Cyclone® 10 Hard IP untuk PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Skrip a10_disableiei.tcl menonaktifkan inferensi siaga listrik untuk semua 4 IP Keras PCIe* dari Intel® Arria® 10. Oleh karena itu, untuk Intel® Arria® 10 dan Intel® Cyclone® 10 GX yang memiliki kurang dari 4 IP Keras PCIe*, menjalankan skrip akan mengembalikan kesalahan ini.

Kesalahan Internal: Sub-sistem: ASM2, File: /quartus/comp/asm2/asm2_state.cpp, Line: 1469

Tidak diketahui uid = xhip_block_1_1

Resolusi

Untuk mengatasi masalah ini, komentari IP Keras PCIe* yang tidak tersedia dalam skrip a10_disableiei.tcl.

Misalnya, perangkat 10AX115N1F40I1LP hanya menggunakan 2 IP Keras PCIe*, bukan 4. Oleh karena itu, 2 Hard IP yang tidak tersedia, xhip_block_1_1 dan xhip_block_3_1, harus dikomentari.

xhip_block_1_0 = Lokasi Kiri Bawah

xhip_block_1_1 = Lokasi Kiri Atas

xhip_block_3_0 = Lokasi Kanan Bawah

xhip_block_3_1 = Lokasi Kanan Atas

Produk Terkait

Artikel ini berlaku untuk 2 produk

Intel® Cyclone® 10 GX FPGA
Intel® Arria® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.