Masalahnya adalah karena kesalahan kesalahan model waktu dalam perangkat lunak Quartus® Prime versi 16.1 dan sebelumnya, ini memengaruhi Arria® 10 jalur Input/Output Laju Data Ganda (DDIO) 10 General Purpose Input/Output (DDIO). Kesalahan kesalahan ini menyebabkan analisis waktu yang salah pada jalur yang menyebabkan pelanggaran waktu tidak ditangkap dan dilaporkan dalam laporan timeQuest timing analyzer.
Kasus penggunaan yang terpengaruh adalah:
- Semua Arria 10 perangkat VID yang menggunakan jalur input Full Rate to Half Rate GPIO
- Semua perangkat Arria 10 non-VID (kecuali untuk 10AX115, 10AX090, 10AT115 dan 10AT090) yang menggunakan DDIO Full Rate untuk jalur input Half Rate dengan "io_48_lvds_tile_edge" di bank I/O yang digunakan.
Untuk desain yang terpengaruh seperti yang tercantum dalam contoh kasus penggunaan di atas, lakukan rerun analisis waktu menggunakan perangkat lunak Quartus Prime versi 17.0 atau yang lebih baru. Jika pelanggaran waktu diamati pada DDIO_IN Tingkat Penuh ke jalur Half Rate, ubah fase clock yang dihasilkan dari PLL dan proyek rekomile