ID Artikel: 000080394 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/06/2017

Mengapa IP LVDS SERDES Altera dalam mode Tx gagal menghasilkan model simulasi VHDL?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    LVDS SERDES Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah di Intel® Quartus® Prime Pro Edition Software versi 17.0 dan yang lebih baru, Anda mungkin melihat Altera LVDS SERDES IP gagal dihasilkan. Masalah ini terjadi ketika IP dalam mode Tx, dan Anda telah memilih VHDL untuk model simulasi.

Resolusi

Untuk mengatasi masalah ini, hasilkan model simulasi dalam Verilog HDL.

Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Arria® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.