ID Artikel: 000080417 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/03/2020

Mengapa bus yang dipetakan memori Avalon® tidak responsif saat membaca Intel® Stratix® 10 E-Tile Hard IP untuk Ethernet TX MAC, RX MAC, dan PHY mendaftar ketika negosiasi otomatis dan pelatihan link diaktifkan dan tautannya turun?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat menggunakan Intel® Stratix® 10 E-Tile Hard IP untuk Ethernet dengan negosiasi otomatis dan pelatihan tautan yang diaktifkan dalam Intel® Quartus® Perangkat Lunak Edisi Pro Prime versi 19.2 atau sebelumnya, register yang dipetakan memori Avalon® tidak akan dapat diakses jika tautan transiver belum ditetapkan.

    Resolusi

    Untuk mengatasi masalah ini di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 19.2 atau sebelumnya, buat tautan dengan transiver sebelum membaca register TX MAC, RX MAC, dan PHY.

    Masalah ini telah diperbaiki mulai di Intel® Quartus® Perangkat Lunak Prime Edisi Pro 19.3.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 DX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.