ID Artikel: 000080421 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/06/2019

Mengapa saya melihat pelanggaran pengaturan waktu pada perangkat Intel® Stratix® V dan Arria® V GZ saat menggunakan Intel® 50G dan 100G Interlaken MegaCore® Function IP.

Lingkungan

    Intel® Quartus® Prime Edisi Standard
    Intel® FPGA IP 100G Interlaken IP-ILKN/100G
    Intel® FPGA IP 50G Interlaken IP-ILKN/50G
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Karena masalah dengan file sdc yang dihasilkan otomatis oleh Intel® 50G dan 100G Interlaken MegaCore® Function IP, pelanggaran penutupan waktu pengaturan dan pemulihan yang saya lihat dalam konfigurasi 24 jalur dengan kecepatan data 6,25G di Intel® Quartus® Prime Standard versi 18.1.1 dan sebelumnya.

Resolusi

Untuk mengatasi masalah ini, saat menggunakan Intel® Quartus® Prime Standard versi 18.1.1 dan sebelumnya, ganti file ilk_core.sdc yang dihasilkan otomatis dengan versi yang terlampir di bawah ini.

ilk_core.sdc

Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Prime Standard versi 19.1

Produk Terkait

Artikel ini berlaku untuk 5 produk

Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Stratix® V FPGA
Stratix® V GX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.