ID Artikel: 000080422 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 08/07/2019

Mengapa H-tile Hard IP untuk Ethernet Intel® FPGA IP Core gagal menghasilkan contoh desain?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • H-tile Hard IP untuk Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah di Intel® Quartus® Prime Edisi Pro Edisi Perangkat Lunak versi 19.2, H-tile Hard IP untuk Ethernet Intel® FPGA IP Core akan gagal menghasilkan contoh desain jika Kit Pengembangan Target diatur ke NONE.

    Resolusi

    Untuk mengatasi masalah ini di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 19.2, atur Kit Pengembangan arget T ke kit yang menampilkan perangkat paling dekat dengan perangkat proyek Anda.

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Edisi Prime Pro versi 19.3.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.