ID Artikel: 000080570 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 01/01/2015

Apa yang dapat menyebabkan fPLL tidak berfungsi dengan benar pada perangkat Stratix V, Arria V, atau Cyclone V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

FPLL pada perangkat Stratix® V, Arria® V, dan Cyclone® V memerlukan pin RREF untuk dihubungkan ke GND melalui resistor presisi agar dapat berfungsi dengan benar.  Jika pin RREF diikat langsung ke GND atau mengambang ke kiri, beberapa atau semua fPLL mungkin gagal berfungsi.

Resolusi

Lihat Panduan Koneksi Pin Perangkat untuk perangkat yang Anda gunakan untuk panduan spesifik tentang cara menghubungkan pin RREF.

Anda juga dapat merujuk pada Kemungkinan Penyebab PLL Loss of Lock.

 

Produk Terkait

Artikel ini berlaku untuk 15 produk

Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Stratix® V E FPGA
Cyclone® V SX SoC FPGA
Stratix® V GX FPGA
Cyclone® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Cyclone® V ST SoC FPGA
Cyclone® V GT FPGA
Arria® V GT FPGA
Cyclone® V GX FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Cyclone® V SE SoC FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.