ID Artikel: 000080607 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/04/2017

Mengapa ada clock yang tidak dibatasi, altera_dual_boot: dual_boot_0|alt_dual_boot_avmm: alt_dual_boot_avmm_comp|alt_dual_boot: alt_dual_boot|ru_clk?

Lingkungan

    Intel® Quartus® Prime Edisi Standard
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam Perangkat Lunak Quartus® Prime Edisi Standar versi 15.1, Anda mungkin melihat pesan peringatan ini di TimeQuest Timing Analyzer saat menggunakan Altera DUAL Configuration IP. Masalah ini terlihat pada desain yang menargetkan MAX® 10 perangkat.

 

 

Resolusi

Untuk mengatasi masalah ini, terapkan batasan berikut pada file sdc

create_generated_clock -name {ru_clk} -source [get_ports {clk}] -divide_by 2 -master_clock {clk} [get_registers {*ru_clk}]

Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Prime Edisi Perangkat Lunak Edisi Standar versi 16.0.

 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® MAX® 10 FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.