ID Artikel: 000080667 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/03/2021

Mengapa output dari Intel® Stratix® 10 CIC Intel® FPGA IP Core untuk Perangkat Lunak Prime Pro Edition versi 18.1 desain contoh Intel® Quartus®yang dihasilkan perangkat lunak terjebak pada 0 dalam simulasi?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • CIC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan Intel® FPGA IP CIC Intel® Stratix® 10 di perangkat lunak Prime Pro Edition versi 18.1 Intel® Quartus®, Anda dapat mengamati output IP ini macet di 0 dalam simulasi ketika IP dikonfigurasi dengan jenis filter Decimator , dan fitur "Aktifkan faktor perubahan laju variabel" diaktifkan.

    Resolusi

    Untuk mengatasi masalah ini, Ubah input data mentah di cic_ii_0_example_design_tb_input.txt di direktori test_data ke format berikut:

    data1, faktor1

    data2, faktor2

    ...

    Sebagai contoh:

    0,8

    16,8

    ...

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.