ID Artikel: 000080668 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 24/06/2019

Mengapa saya tidak dapat menonaktifkan kalibrasi latar belakang untuk Ethernet 25G Intel® Stratix® 10 IP untuk perangkat FPGA Produksi Intel® Stratix® 10 H-Tile?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Ethernet
  • 25G Ethernet Intel® FPGA IP
  • H-tile Hard IP untuk Ethernet Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dalam Intel® Quartus® Prime Edisi Pro versi 18.1.2, 18.1.1 dan 18.1, ketika menggunakan Ethernet 25G lunak Intel® Stratix® 10 IP Core untuk perangkat produksi H-tile, pengguna mungkin tidak dapat menonaktifkan kalibrasi latar belakang dengan menulis 0 untuk mendaftar 0x542[0] dari kontrol transiver dan register status.

    Resolusi

    Untuk mengatasi masalah ini, ikuti langkah-langkah berikut:

    1. Pengguna harus menemukan file IP Intel Quartus Prime (file.ip) Ethernet 25G Intel® Stratix® 10 IP.

    2. Cari parameter SYNOPT_AUTO_ADAPTATION dalam berkas .ip. Ubah nilai dari 1 hingga 0.


    SYNOPT_AUTO_ADAPTATION
    Enable auto adaptation triggering untuk mode RX PMA CTLE/DFE
    0

    3. Regenerasi Ethernet 25G Intel® Stratix® 10 IP.

    4. Kompilasi ulang desain dalam Intel® Quartus® Prime Edisi Pro.

    5. Tulis 0x0 ke register 0x542[0] kontrol transiver dan register status menggunakan antarmuka transceiver reconfiguration Avalon* -MM untuk menonaktifkan kalibrasi latar belakang. Lihat bagian Kalibrasi Latar Belakang dari Intel® Stratix® Panduan Pengguna Transceiver Transceiver PHY 10 L dan H-Tile untuk informasi lebih lanjut tentang cara mengaktifkan dan menonaktifkan kalibrasi latar belakang.

    6. Lakukan akses register konfigurasi ulang.

    7. Aktifkan kalibrasi latar belakang dengan menulis 0x1 untuk mendaftar 0x542[0]. Jika Adaptasi diinginkan, silakan merujuk pada Kontrol Adaptasi - Bagian Mulai dari Panduan Pengguna Transceiver Transceiver PHY Intel® Stratix® 10 L dan H-Tile untuk informasi lebih lanjut tentang cara memulai adaptasi sinyal.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.