ID Artikel: 000080674 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/04/2019

Mengapa sinyal reset_status berubah setelah sinyal pin_perst dirilis di Stratix® V Avalon® ST Interface untuk IP PCIe*?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Intel® Quartus® Prime Edisi Standard
  • Stratix® V Hard IP untuk PCI Express* Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Saat menggunakan Antarmuka Stratix® V Avalon®-ST untuk IP PCIe*, Anda dapat mengamati pengubahan sinyal reset_status setelah pin_perst dirilis dan sebelum sinyal ltssmstate mencapai Polling.Active (0x2). Anda dapat dengan aman mengabaikan perilaku ini dan sampel sinyal reset_status hingga sinyal ltssmstate lebih besar dari Polling.Active (0x2).

    Resolusi

    Informasi ini dijadwalkan untuk ditambahkan dalam rilis Stratix® V Avalon® ST Interface untuk Panduan Pengguna Solusi PCIe* di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.