Masalah Kritis
Saat menggunakan Antarmuka Stratix® V Avalon®-ST untuk IP PCIe*, Anda dapat mengamati pengubahan sinyal reset_status setelah pin_perst dirilis dan sebelum sinyal ltssmstate mencapai Polling.Active (0x2). Anda dapat dengan aman mengabaikan perilaku ini dan sampel sinyal reset_status hingga sinyal ltssmstate lebih besar dari Polling.Active (0x2).
Informasi ini dijadwalkan untuk ditambahkan dalam rilis Stratix® V Avalon® ST Interface untuk Panduan Pengguna Solusi PCIe* di masa mendatang.