Variasi HDL CPRI IP Core Verilog yang Menyertakan Simulasi Kegagalan Antarmuka MAP dalam Sinopsis Simulator VCS MX

Variasi inti IP CPRI yang dihasilkan dalam HDL Verilog dan itu termasuk simulasi kegagalan antarmuka MAP dalam simulator Synopsys VCS MX. Masalah ini terjadi karena masalah siklus tugas pada antena-carrier Antarmuka.

Gunakan simulator yang berbeda untuk mensimulasikan variasi ini, atau memastikan bahwa desain atau testbench Anda mengaitkan data MAP RX ( data keluar pada antarmuka antena-carrier) pada edge dari clock antarmuka alih-alih pada edge positif.

Di testbench, buat perubahan berikut untuk menguraikan edge clock negatif:

Dalam file <variation_name>_testbench/altera_cpri/tb.vhd, ganti string

(clk_iq_map’event and clk_iq_map = ’1’)

dengan string

(clk_iq_map’event and clk_iq_map=’0’)

Masalah ini akan diperbaiki dalam versi CPRI MegaCore di masa mendatang Fungsi.