ID Artikel: 000080722 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 17/10/2011

Fitter gagal menempatkan PLL dan galat terjadi ketika mode operasi buffer delay nol digunakan untuk Stratix V

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Jika Anda menggunakan mode operasi buffer nol delay, Fitter tidak dapat menempatkan PLL dan menghasilkan pesan yang mirip dengan berikut:

Error: Could not place pin .

Resolusi

Tempatkan node keluaran clock eksternal secara manual dengan lokasi Tugas. Lokasi tergantung pada lokasi PLL dan target Perangkat.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® V FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.