ID Artikel: 000080726 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/06/2012

Modifikasi RTL Diperlukan untuk Ikatan Atas/Bawah pada Perangkat Arria V dan Cyclone V

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Masalah ini memengaruhi produk DDR2 dan DDR3.

    Untuk perangkat Arria V dan Cyclone V, Anda harus mengubah hasilnya Kode RTL jika Anda ingin mengikat antarmuka keras di bagian atas perangkat dengan satu di bagian bawah.

    Resolusi

    Solusi untuk masalah ini adalah sebagai berikut:

    Pin I/O pll_ref_clk tidak dapat dialihkan ke keduanya PLL atas dan bawah; oleh karena itu perlu untuk merutekan I/O melalui jaringan GCLK dan kipas ke kedua PLL.

    Tambahkan baris berikut ke berkas RTL Anda:

    wire global_pll_ref_clk; altclkctrl #( .clock_type("GLOBAL CLOCK"), .number_of_clocks(1) ) global_pll_ref_clk_inst ( .inclk(pll_ref_clk),.outclk(global_pll_ref_clk));

    Ganti sinyal pll_ref_clk masukan dalam instantiasi Anda hmi0 dan hmi1 dengan global_pll_ref_clk.

    Masalah ini akan diperbaiki di versi mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Arria® V FPGA dan SoC FPGA
    FPGA Cyclone® IV

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.