Selama kompilasi lengkap, pesan galat di bawah ini mungkin ditampilkan. Hal ini disebabkan oleh periode inclock CMU PLL yang salah. Anda mungkin mengalami beberapa masalah simulasi karena masalah yang sama.
Untuk mengatasi galat ini, buka _riophy_gxb.v, ubah
alt2gxb_component.cmu_pll_inclock_period = frekuensi clock 1000000/input dari nilai yang salah. Kemudian regenerasi model Simulasi Fungsional IP RapidIO® MegaCore®.
Untuk meregenerasi model Simulasi Fungsional IP:
1.Buka command prompt dan arahkan jalur ke direktori proyek Anda.
2.Ketik baris perintah berikut untuk meregenerasi Model Simulasi Fungsional IP untuk IP MegaCore dengan opsi quartus_map command line SIMGEN_RAND_POWERUP_FFS=OFF:
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv \
--source="./rio_rio.v" \
--source="./rio_riophy_gxb.v" \
--source="./rio_phy_mnt.v" \
--source="./rio_riophy_xcvr.v" \
--source="./rio_riophy_dcore.v" \
--source="./rio_riophy_reset.v" \
--source="./rio_concentrator.v" \
--source="./rio_drbell.v" \
--source="./rio_io_master.v" \
--source="./rio_io_slave.v" \
--source="./rio_maintenance.v" \
--source="./rio_reg_mnt.v" \
--source="./rio_transport.v" \
rio.v
3.Anda perlu mengubah baris perintah berdasarkan perangkat dan informasi HDL yang benar.
Contoh: "CBX_HDL_LANGUAGE=Verilog" atau "CBX_HDL_LANGUAGE=HDL"
"--family=Stratix® IV" atau = salah satu "Arria® II GX, Cyclone® IV, Arria GX, Stratix II GX"
4. Setelah perintah, perangkat lunak Quartus® II akan meregenerasi file Model Simulasi Fungsional IP baru dengan pengaturan inclock CMU PLL yang diubah.
Galat: Frekuensi input Cruclk [0] 0,0 MHz dari penerima GXB PLL saluran penerima GXB "rio_rio:rio_rio_inst|rio_riophy_xcvr:riophy_xcvr|rio_riophy_gxb:riophy_gxb|alt2gxb:alt2gxb_component|channel_rec[0].receive" harus berada di rentang frekuensi 50,0 MHz hingga 623,1 MHz