ID Artikel: 000080779 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/11/2020

Mengapa clock yang dihasilkan tidak benar ketika ada beberapa streaming Avalon® P-Tile Intel® untuk instans PCI Express?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Prime Pro Edition Software versi 20.3, clock PCIe mungkin tidak dihasilkan dengan benar ketika ada beberapa streaming Avalon® Intel P-Tile untuk instans PCI Express dengan konfigurasi yang berbeda. Masalah ini terjadi pada desain yang menargetkan perangkat Intel Agilex® (P-Tile). File SDC yang dihasilkan IP mencakup wildcard untuk mencocokkan jalur clock, ini hanya menghasilkan file SDC PCIe IP pertama yang dibaca dengan benar.

    Resolusi

    Untuk mengatasi masalah ini, gunakan berkas SDC terlampir untuk menggantikan yang dihasilkan dalam instans <IP>/intel_pcie_ptile_ast_310/synth/intel_ptile_pcie.sdc.

    intel_ptile_pcie.sdc

    Masalahnya telah diperbaiki di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 20.4.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™ Seri F

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.