Mengapa saya tidak dapat menempatkan Intel® Stratix® 10 partisi yang berdekatan dengan Transceiver Bank, mengekspor dan menggunakan kembali proyek lain?

Karena masalah di Intel® Quartus® Prime Pro Edition Software versi 18.0 atau sebelumnya, ketika partisi ditempatkan di wilayah clock baris yang berdekatan dengan Transceiver Bank dalam satu proyek (atau dalam proyek developer) dan digunakan kembali menggunakan QDB_FILE_PARTITION penugasan ke proyek lain (atau ke proyek konsumen), Anda mungkin melihat Kesalahan Internal berikut:

Galat Internal: Sub-sistem: VPR20KMAIN, File: /quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp

• Sektor clock didefinisikan oleh kotak hijau pada Gambar. 1
• Wilayah clock baris adalah separuh clock sector-wide, dan satu baris LAB tinggi diwakili oleh kotak titik merah pada Gambar. 1.
  • Dalam proyek konsumen, jika partisi yang digunakan kembali memiliki penempatan di wilayah ini, Anda mungkin melihat Kesalahan Internal di atas.

Untuk mengatasi masalah ini, gunakan logic lock regions pada proyek developer untuk menghindari menempatkan partisi di wilayah clock row yang berdekatan dengan Transceiver Bank.

• Dalam proyek pengembang, gunakan batasan wilayah pengunci logika untuk membatasi penempatan partisi yang akan diekspor ke setengah sektor clock jauhnya dari Transceiver Bank (batasan di luar wilayah kuning yang disorot). Kompilasi dan ekspor partisi pada tahap akhir.
• Ketika digunakan kembali dalam proyek konsumen, partisi yang diekspor akan mempertahankan penempatan yang didefinisikan dalam proyek pengembang.

Masalah ini dijadwalkan akan diperbaiki dalam versi Intel® Quartus® Prime Edisi Pro Masa Depan Perangkat Lunak.

Mengapa saya tidak dapat menggabungkan Intel® Stratix® 10 partisi yang diekspor dari proyek lain dengan tingkat atas yang berbeda?

Galat Internal: Sub-sistem: PTI, File: /quartus/tsm/pti/pti_tdb_builder.cpp

Galat Internal: Sub-sistem: LALE, File: /quartus/legality/lale/lale_new_solver.cpp

Mengapa saya tidak dapat menempatkan Intel® Stratix® 10 partisi yang berdekatan dengan Antarmuka, ekspor, dan gunakan kembali I/O Bank of EMIF/PHY Lite/LVDS dalam proyek lain?