Dalam Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 18.0 Pembaruan 1, Anda mungkin melihat pesan galat ini saat mengkompirasi desain Intel Stratix® 10 dengan PLL yang diskalakan. Pesan galat ini adalah pesan baru dalam pembaruan 18.0 versi 1 dan merupakan hasil dari pemeriksaan legalitas baru untuk mencegah PLL hilir dikalibrasi ketika PLL hulu telah gagal melakukan kalibrasi.
Galat (20181) Input permit_cal IOPLL tidak terhubung dengan benar. Port permit_cal IOPLL hilir < PLL hilir> harus diekspor menggunakan Editor Parameter IP IOPLL dan terhubung ke output terkunci dari upstream IOPLL
Untuk menghindari galat ini, pastikan bahwa port input 'permit_cal' PLL hilir terkena dengan memeriksa 'Hubungkan ke PLL hulu melalui Core Clock Network Cascading (membuat sinyal input permit_cal)' di PARAMETER Editor GUI untuk PLL dan port ini terhubung ke port terkunci dari PLL hulu.