ID Artikel: 000080801 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/04/2018

Mengapa RAM Intel® Stratix® 10 Port Tunggal menunjukkan Tidak perduli nilai alih-alih data lama untuk dibaca selama penulisan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • RAM 1-PORT Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam Intel® Quartus® Prime Pro Edition Software versi 17.1 dan sebelumnya, Anda akan melihat perilaku yang salah dalam simulasi untuk dibaca selama penulisan ke Intel® Stratix® RAM port tunggal FPGA 10 dengan pengaturan parameter berikut:

    altera_syncram_component.intended_device_family = "Stratix 10"

    altera_syncram_component.operation_mode = "SINGLE_PORT"

    altera_syncram_component.read_during_write_mode_port_a = "OLD_DATA"

    altera_syncram_component.ram_block_type = "M20K"

     

    Ini hanya masalah simulasi, Anda tidak akan melihat ini pada perangkat keras.

    Resolusi

    Untuk mengatasi masalah ini, jalankan simulasi netlist pasca-sintesis atau pasca-fit alih-alih simulasi fungsional.

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 18.1.1.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.