ID Artikel: 000080849 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 05/05/2021

Mengapa clock tidak dibatasi dilaporkan saat menggunakan Intel® FPGA IP Konfigurasi Ganda pada Intel® MAX® 10?

Lingkungan

    Intel® Quartus® Prime Edisi Standard
    Dual Configuration Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Clock yang tidak dibatasi dilaporkan seperti yang ditunjukkan di bawah ini saat menggunakan Konfigurasi Ganda Intel® FPGA IP pada MAX®10:

altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk

 

 

Resolusi

Untuk mengatasi masalah ini, buat batasan waktu termasuk perintah "create_generated_clock" di file SDC.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® MAX® 10 FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.