ID Artikel: 000080866 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 17/07/2019

Kesalahan Simulasi Riviera* pada Streaming Intel® Stratix® 10 Avalon® dan Antarmuka Virtualisasi I/O Root Tunggal (SRIOV) untuk PCI Express* Solutions IP.

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah pada alat simulasi ALDEC* Riviera*, kesalahan berikut atau serupa akan terlihat saat menyimulasikan Antarmuka Streaming Avalon® Intel® Stratix® 10 dan Virtualisasi I/O Root Tunggal (SRIOV) untuk PCI Express* Solutions IP.

    ALOG: Galat: VCP2950 SEG_WIDTH*2 bukan sisi kanan defparam yang valid.

    Resolusi

    Tidak ada solusi saat menggunakan alat simulasi ALDEC* Riviera*. Masalah ini tidak terlihat pada simulator lain yang didukung.

    Masalah ini telah dilaporkan ke ALDEC*. Perbaikan dijadwalkan untuk rilis alat simulasi ALDEC* Riviera* di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.