Karena masalah dengan model simulasi Altera PLL dalam perangkat lunak Quartus® II versi 12.0 dan sebelumnya, PLL mungkin gagal untuk terkunci dalam simulasi jika areset
port tidak tinggi pada awal simulasi.
Masalah ini memengaruhi simulasi gate-level dan RTL untuk desain Stratix® yang menargetkan perangkat V, Arria® V, dan V Cyclone® V.
Untuk menghindari masalah ini, pastikan bahwa simulasi menggunakan Altera PLL dimulai dengan areset
pengaturan tinggi.
Masalah ini telah diperbaiki berawal dari perangkat lunak Quartus II versi 12.0 SP1.