ID Artikel: 000080904 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/03/2013

Mengapa PLL Altera saya gagal terkunci dalam simulasi?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
  • Simulasi
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan model simulasi Altera PLL dalam perangkat lunak Quartus® II versi 12.0 dan sebelumnya, PLL mungkin gagal untuk terkunci dalam simulasi jika areset port tidak tinggi pada awal simulasi.

    Masalah ini memengaruhi simulasi gate-level dan RTL untuk desain Stratix® yang menargetkan perangkat V, Arria® V, dan V Cyclone® V.

    Resolusi

    Untuk menghindari masalah ini, pastikan bahwa simulasi menggunakan Altera PLL dimulai dengan areset pengaturan tinggi.

    Masalah ini telah diperbaiki berawal dari perangkat lunak Quartus II versi 12.0 SP1.

    Produk Terkait

    Artikel ini berlaku untuk 14 produk

    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V E FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA
    Stratix® V GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.