Pada kesempatan yang jarang terjadi, transisi kata kode bermasalah dan penegasan DQSEN yang terjadi mendekati kenaikan edge DQSIN dapat menciptakan kondisi balapan yang menyebabkan distorsi dan/atau kesalahan pada output rantai tunda DQS yang mengakibatkan kesalahan pembacaan acak. Periksa tabel di bawah ini untuk kasus penggunaan yang terpengaruh berdasarkan versi perangkat lunak Quartus® II yang digunakan.:
| Perangkat | Lokasi Kontroler Memori | Jenis Antarmuka Memori | Frekuensi (MHz) | Quartus II Sebelum v13.0sp1.dp5 | Quartus IIv13.0sp1.dp5 ke v14.0.2 | Quartus IIv14.1 atau yang lebih baru |
| Cyclone® V & Cyclone V SoC | HPS | DDR2 & DDR3 | f <= 400 | Sensitif terhadap DQS Glitch | Tidak Terpengaruh | Tidak Terpengaruh |
| LPDDR2 | f <= 333 | Tidak Terpengaruh | ||||
| FPGA | LPDDR2 | f <= 333 | Tidak Terpengaruh | |||
| DDR2 & DDR3 | f < 250 | Tidak Terpengaruh | ||||
| 250 <= f < =400 | Sensitif terhadap DQS Glitch | |||||
| Arria® V & Arria V SoC | HPS | DDR2 & DDR3 | f < 450 | Sensitif terhadap DQS Glitch | Tidak Terpengaruh | Tidak Terpengaruh |
| f >= 450 | Sensitif terhadap DQS Glitch | |||||
| LPDDR2 | f <= 400 | Tidak Terpengaruh | ||||
| FPGA | LPDDR2 | f <= 333 | Tidak Terpengaruh | |||
| DDR2 & DDR3 | f < 250 | Tidak Terpengaruh | ||||
| f >= 250 | Sensitif terhadap DQS Glitch |
Masalah ini telah diperbaiki sebagian dalam rilis perangkat lunak Quartus II versi 13.0sp1 dan diselesaikan sepenuhnya dalam versi 14.1 dan yang lebih baru, melalui melewati rantai penundaan DQS. Regenerasi IP EMIF dan kompilasi ulang desain dengan Quartus II versi 14.1 atau yang lebih baru. Untuk desain yang menggunakan Cyclone V dan Cylcone V SOC, dan pelanggan yang tidak dapat meningkatkan ke Quartus II versi 14.1, silakan hubungi Altera menggunakan mySupport.
Untuk desain yang menggunakan perangkat Arria V, lihat tautan berikut:
https://www.altera.com/support/support-resources/knowledge-base/solutions/rd06222015_999.html
Patch untuk versi perangkat lunak Quartus II terkait dapat diperoleh dari tautan berikut:
Quartus II 13.0SP1:
Quartus II 13.1.4:
Quartus II 14.0.2: