ID Artikel: 000081065 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 28/01/2014

Mengapa desain Konfigurasi melalui Protokol (CvP) saya menggantung bus PCIe setelah pemuatan fabric inti CvP?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Bus PCIe® dapat macet saat menggunakan Pembaruan CvP dengan Aliran Revisi jika ada partisi yang digunakan untuk CvP menjadi kosong. Pilihan dalam perangkat lunak Quartus® II saat membuat partisi untuk Pembaruan CvP dengan Alur Revisi kosong, Sumber, Pasca-Fit, dan Post-Synthesis. Bawaan Kosong untuk mematuhi persyaratan Konfigurasi Ulang Parsial.

Resolusi

Saat menggunakan Pembaruan CvP dengan Alur Revisi, pastikan tidak ada partisi CvP yang menggunakan opsi Kosong. Pastikan semua partisi menentukan Sumber, Post-Fit, atau Post-Synthesis berdasarkan kebutuhan sistem\ Anda.

Produk Terkait

Artikel ini berlaku untuk 13 produk

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GT FPGA
Cyclone® V SE SoC FPGA
Arria® V GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.